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三大新技术能否改善IC设计中的功耗、性能和面积性能?

上网日期: 2015年11月11日 ?? 作者: Yorbe Zhang ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:IC设计? 功耗? 面积性能?

中国本土IC设计公司在先进工艺节点芯片设计和其复杂度的进展令全球半导体界瞩目。与此同时,对领先EDA工具的需求也持续上升。

Cadence在今年上半年推出了Innovus设计实现系统,称其为新一代的物理设计实现解决方案,使系统开发人员能够在先进的16/14/10纳米FinFET工艺以及其他成熟的工艺节点上交付最佳功耗、性能和面积(PPA)指标的设计。

2015年10月中旬,我拜访了Cadence位于美国硅谷的总部,与Cadence公司设计实现产品事业部的产品管理总监Vinay Patwardhan就如何进一步加速IC上市并同时提高PPA指标进行了面对面的交流。

Vinay Patwardhan于2013年加入Cadence公司,他积极参与了为市场带来新的Signoff及数字实现工具的工作。在加入Cadence之前,他曾在Synopsys、Magma、Sun Microsystems以及Texas Instruments任职,担任支持并设计高性能微处理器和ASIC的不同管理角色。

与Vinay Patwardhan在Cadence美国总部。《电子工程专辑》
与Vinay Patwardhan在Cadence美国总部。

为什么Cadence要投资新的数字实施工具?

在过去的4-5年里,我们见证了行业中数字IC技术的巨大变化。关于周转时间(turnaround)、功耗、性能和面积优化都具有更严峻的挑战,而这些挑战使设计EDA工具变得越来越复杂。

我们收到一些客户的反馈,他们很努力的在寻找解决方案以帮助其设计新的芯片系统。Cadence已经具有一些基础架构的工具,我们如何才能真正的创新并且把其发展到下一个解决客户实际需求的工具?这对我们确实是个挑战。

我们看到对数据中心、物联网、汽车、通信设备、尤其是移动计算领域的芯片需求在不断增长。为了适应上述市场的变化,我们把开发工具在应用环境和技术上作了改进,来解决诸如周转时间、面积和功耗方面的挑战。同样的,芯片在制造环节的每个技术节点变得越来越小也是一个挑战,必须关注每一个不同工艺节点的设计。

这就是Cadence为什么要开发新的数字实现工具的原因。因为在这个过程中我们看到了市场在不断扩大,并且我们的解决方案可以真正的服务于我们的客户。Cadence传统上有一系列很好的模拟设计工具,投资于数字实现技术使得我们得以强化这些模拟工具,并且提供一套完整的解决方案来应对那些挑战。

图:设计挑战引发对新工具的需求。《电子工程专辑》
图:设计挑战引发对新工具的需求。

本文下一页:如何应付更大、更复杂的芯片设计?


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