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为逐次逼近型ADC设计可靠的数字接口

上网日期: 2015年10月27日 ?? 作者: Steven Xie ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:逐次逼近型寄存器? SAR ADC? 数字接口?

数字信号质量

数字信号完整性(包括时序和信号质量)确保:在额定电压下接收信号;不相互干扰;不损坏其他器件;不污染电磁频谱。信号质量由多个项定义,如图5所示。本部分将介绍过冲、振铃、反射和串扰。

为逐次逼近型ADC设计可靠的数字接口(电子工程专辑)
图5. 常用信号质量规格

反射是阻抗不匹配导致的结果。当信号沿着走线传播时,每个接口处的瞬时阻抗都不相同。部分信号会反射回去,部分信号会继续沿着线路传播。反射可能在接收器端产生过冲、欠冲、振铃和非单调性时钟边沿。

过冲和欠冲可能损坏输入保护电路,或者缩短IC的使用寿命。图6所示为AD7606的绝对最大额定值。数字输入电压应在–0.3 V和VDRIVE + 0.3 V之间。另外,如果振铃高于最大VIL或小于最小VIH可能导致逻辑误差。

绝对最大额定值

除非另有说明,TA = 25℃

为逐次逼近型ADC设计可靠的数字接口(电子工程专辑)
图6. AD7606的绝对最大额定值

为了减少反射:

●尽量缩短走线的长度

●控制走线的特性阻抗

●消除分支

●使用适当的端接方案

●用环路面积小的固体金属作为返回电流参考平面

●使用较低的驱动电流和压摆率

针对走线特性阻抗的计算,目前有许多软件工具或网站,比如Polar Instruments Si9000 PCB传输线路场求解器。借助这些工具,特性阻抗计算起来非常简单,只需选择传输线路型号并设置相应的参数即可,比如电介质类型和厚度以及走线宽度、厚度和隔离。

作为一种新兴标准,IBIS用于描述IC数字I/O的模拟行为。ADI提供针对SAR ADC的IBIS模型。预布局仿真可检测时钟分布、芯片封装类型、电路板堆叠、网络拓扑结构和端接策略。也可检测串行接口时序限制以便为定位和布局提供指导。后仿真可验证设计是否符合所有指导方针和限制的要求,同时检测是否存在反射、振铃、串扰等违反要求的情况。

在图7中,一个驱动器通过一条12英寸的微带线路连接SCLK1,另一个驱动器通过一个与微带串联的43Ω电阻连接SCLK2。

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图7. 驱动AD7606 SCLK

在图8中,SCLK1上的大过冲违反了–0.3 V至+3.6 V的绝对最大额定值。串联电阻可减小SCLK2上的压摆率,使信号处于额定值之内。

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图8. AD7606 IBIS过冲模型仿真

串扰是能量通过互电容(电场)或互感(磁场)在并行传输线路间耦合的情况。串扰量取决于信号的上升时间、并行线路的长度以及它们之间的间距。

控制串扰的一些常用方法为:

●增加线路间距

●减小并行布线

●使走线靠近参考金属平面

●使用适当的端接方案

●减小信号压摆率

第4页:数字活动导致的性能下降


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