电子工程专辑
UBM China

为逐次逼近型ADC设计可靠的数字接口

上网日期: 2015年10月27日 ?? 作者: Steven Xie ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友

关键字:逐次逼近型寄存器? SAR ADC? 数字接口?

简介

逐次逼近型模数转换器(因其逐次逼近型寄存器而称为SAR ADC)广泛运用于要求最高18位分辨率和最高5 MSPS速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

主机处理器可以通过多种串行和并行接口(如SPI、I2C和LVDS)访问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术,包括数字电源电平和序列、启动期间的I/O状态、接口时序、信号质量以及数字活动导致的误差。

数字I/O电源电平和序列

多数SAR ADC都提供独立的数字I/O电源输入(VIO或VDRIVE),后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口(MCU、DSP或FPGA)电源具有相同的电压。数字输入一般应在DGND-0.3 V与VIO + 0.3 V之间,以避免违反绝对最大额定值。须在VIO引脚与DGND之间连接走线短的去耦电容。

采用多个电源的ADC可能拥有明确的上电序列。应用笔记AN-932《电源序列》为这些ADC电源的设计提供了良好的参考。为了避免正向偏置ESD二极管,避免数字内核加电时处于未知状态,要在接口电路前打开I/O电源。模拟电源通常在I/O电源之前加电,但并非所有ADC均是如此。请参阅并遵循数据手册中的内容,确保序列正确。

启动期间的数字I/O状态

为了确保初始化正确无误,有些SAR ADC要求处于某些逻辑状态或序列,以实现复位、待机或关断等数字功能。在所有电源都稳定之后,应施加指定脉冲或组合,以确保ADC启动时的状态符合预期。例如,一个高脉冲在RESET上持续至少50 ns,这是配置AD7606以使其在上电后能正常运行所必须具备的条件。

在所有电源均完全建立之前,不得切换数字引脚。对于SAR ADC,转换开始引脚CNVST可能对噪声敏感。在图1所示示例中,当AVCC、DVCC和VDRIVE仍在上升时,主机cPLD拉高CNVST。这可能使AD7367进入未知状态,因此,在电源完全建立之前,主机应使CNVST保持低电平。

为逐次逼近型ADC设计可靠的数字接口(电子工程专辑)
图1. 在电源上升时拉高CNVST可能导致未知状态

第2页:数字接口时序

第3页:数字信号质量

第4页:数字活动导致的性能下降


1???2???3???4?下一页?最后一页





我来评论 - 为逐次逼近型ADC设计可靠的数字接口
评论:
*? 您还能输入[0]字
分享到: 新浪微博 qq空间
验证码:
????????????????
?

关注电子工程专辑微信
扫描以下二维码或添加微信号“eet-china”

访问电子工程专辑手机网站
随时把握电子产业动态,请扫描以下二维码

?

5G网络在提供1Gbps至10Gbps吞吐量方面具有很好的前途, 并且功耗要求比今天的网络和手机都要低,同时还能为关键应用提供严格的延时性能。本期封面故事将会与您分享5G的关键技术发展,以及在4G网络上有怎样的进步。

?
?
有问题请反馈
推荐到论坛,赢取4积分X