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如何采用门控时钟来设计低功耗时序电路

上网日期: 2014年06月13日 ?? 作者: Bhanu Khera,Harsh Garg ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:门控时钟? 时序电路? 约翰逊计数器? 分频因子?

典型时序电路的缺陷

如图1所示,这种电路最大的缺点是不可配置,因此,不能改变时钟分频因子。一个N触发器设计只能产生2N个周期的时钟。需要预先将固定数量的触发器加入到设计中,才能产生固定周期的时钟。这大大阻碍了特定时钟的设计,而且多个这样的设计,需要多种分频因子来进行分频。

另外,该设计非常耗能,并且也没有机制可通过高效门控时钟来节省动态功耗。如表1所示,Q3只能在时钟脉冲2和时钟脉冲6中改变其输出,对于所有其他时钟而言,触发器一次又一次地存储了相同的数据。这导致在时钟周期内产生了不必要的功耗,而采用适合的门控时钟可解决该问题。

通过调整结构和门控时钟来增强电路

任何时序电路都可通过调整结构和有效的门控时钟加以增强。图1中所示的约翰逊计数器在图2种得到了增强,可以灵活地支持多种分频因子,产生可变化的输出频率。

为了使其可编程,触发器的多个延迟阶段都加入了所需的组合逻辑,以根据所需分频因子进行选择。

图2显示的就是一款低功耗可编程约翰逊计数器。该电路包括级联延迟阶段B1、B2、B3、B4、逆变器I、参考时钟输入CLK、门控时钟逻辑CGL,以及控制逻辑(分频器和减法器),可根据要求选择触发器组合。

低功耗多级可编程约翰逊计数器(电子工程专辑)
图2:低功耗多级可编程约翰逊计数器。

在图2所示的修改后的约翰逊计数器电路中,我们采用了19个D触发器,这些触发器提供8至38以内的偶数值的分频因子。可通过添加额外的触发器和多路复用器,使所需分频因子进一步增加至任何偶数值。多个路径可将触发器 “a、j、o和r” 的输出连接至相应的多路复用器输入,例如,分流路径将触发器 “a”的输出连接至第一个多路复用器的第一个输入,延迟路径则将触发器“a”的输出[经过一组触发器(b、c、d、e、f、g、h、i)]连接至第一个多路复用器的第二个输入。这种实施方案允许选择多路复用器输出,使电路具备所需的可配置性,可以支持多个分频因子。

如图3所示,为了节省功耗,控制电路输出馈入CGL中,以根据所需分频因子启用或禁用“延迟路径触发器”的时钟。当分频因子为2N时,需要N个触发器提供所需的时钟频率。为了促进多路复用器输入的选择,并为时钟门控逻辑启用所选的输入,我们添加了一个主要由减法器构成的控制逻辑。该减法器可根据用户所提供的分频因子,将N-4作为输出提供,并且减法器(sel[3:0])的二进制输出位数每个都可作为4个多路复用器(1st、2nd、3rd、4th)的相应选择线路,并使CGL以高效的方式对触发器的时钟进行门控。

这有效地实现了设计的可编程化,并降低了计数器的动态功耗。

电路运算说明图(电子工程专辑)
图3:电路运算说明图。

电路运算

以分频因子为10(即2N=10)的电路为例。由于传统约翰逊计数器在分频因子为2N时需要N个触发器,要使分频因子为10,电路中需要2N/2 = 10/2 = 5个触发器。分频器电路的输出是2N/2 = 5,这时减法器的输出则为(5-4) = 1,再馈入多路复用器的选择线路,其二进制表示为0001。这个4位sel[3:0]=0001信号极为重要,因为它不仅控制着门控时钟逻辑,还在分流和延迟路径中做出选择。

分频因子为10的电路运算(电子工程专辑)
图4:分频因子为10的电路运算。

在这种情况下,只有Sel[0]会变为1并启用s触发器的时钟,并且同样地,sel[3]、sel[2]、sel[1]将相应禁用 (b、c、d、e、f、g、h、i)、(k, l, m, n)、(p、q)触发器的时钟,见图4中突显部分。另外需要注意的是,“a, j, o 和r”触发器将始终启用。这样一来,不仅启用了所需的触发器,并且该电路可在第4个多路复用器的输出上获得所需的输出时钟。因此,在这个示例中,共有5个触发器接收到时钟,其他触发器的时钟将自动被禁用。

我们对上述计数器进行了模拟,其结果以RTL波形的形式呈现在图5中。根据图5可以推出:修改后的计数器采用sel[3:0]作为4’h0001,将一个100 MHz的时钟进行分频,提供10 MHz的输出。

分频因子为10的波形(电子工程专辑)
图5:分频因子为10的波形。

推荐的电路可实现各种组合,表2列出了多路复用器所选择的输入。

不同分频因子的多路复用器和CGIC的选择逻辑(电子工程专辑)
表2:不同分频因子的多路复用器和CGIC的选择逻辑。


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