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基于FinFET的SoC系统设计

上网日期: 2014年01月28日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:FinFET? SoC设计? 模拟设计?

大家都在谈论FinFET——可以说,这是MOSFET自1960年商用化以来晶体管最大的变革。几乎每个人——除了仍然热心于全耗尽绝缘体硅薄膜(FDSOI)的人,都认为20 nm节点以后,FinFET将成为SoC的未来。但是对于要使用这些SoC的系统开发人员而言,其未来会怎样呢?

回答这一问题最好的方法应该是说清楚FinFET对于模拟和数字电路设计人员以及SoC设计人员究竟意味着什么。从这些信息中,我们可以推断出FinFET在系统级意味着什么。

FinFET有什么不同?

关于FinFET及其结构 (图1) 理论的讨论已经有很多了,这里我们不再重复这些讨论。从电路设计人员的角度看,我们更关心FinFET究竟与平面MOSFET有什么不同。关于这一问题,今年的设计自动化大会(DAC)技术讨论专题为模拟设计人员开辟了新思路。

基于FinFET的SoC系统设计(电子工程专辑)
图1.FinFET经常出现在各种资料中

“采用FinFET进行模拟设计”而不是调侃的说“上帝一定疯了”,这代表了四个专家的观点:代工线代表TSMC的Eric Soenen,Globalfoundries的Richard Trihy、工具专家Synopsys的Navraj Nandra,以及设计经理Freescale的Scott Herrin。讨论集中在新晶体管的电气特性上。在赞成一方,Herrin指出,FinFET能够以很低的亚阈值泄漏电流实现高增益。

Nandra补充说,“FinFET固有增益很高,但是跨导(gm)实际上很低,和频率(ft)一样。更先进的几何布局比平面器件更容易实现匹配,能够很好的控制晶体管特性。结果是,您可以开发性能更好的电路。而且,还有其他的令人惊奇的地方。例如,输出电流较小,因此,您开发的数据转换器会更小。”

但是也有挑战。Nandra说,gm和gd较低,而栅极泄漏较大,栅极电容要比同样尺寸的平面器件大两倍。正如Soenen所指出的,大家都知道的一点是,FinFET栅极宽度是量化的:圆晶上的每一个晶体管都有相同的标称栅极宽度。因此,习惯于对每一晶体管采用w值的模拟设计人员只能并行采用一组同样的FinFET——实际上,w作为电路参数可以是连续变量,直至一组正整数。

布板问题

通过采用多个最小宽度晶体管来替代宽度可调晶体管,量化会改变布板习惯。Nanda说,例如,Synopsys有一款工具将栅极宽度比例转换为所需的翅片数。但是在另一讨论组的研讨中,Cadence硅片流程副总裁Anirudh Devgan提出了更严重的布板问题。

Devgan说:“采用更先进的几何布局后,多模式会更加复杂。随着复杂度的提高,很难预测设计规则错误。错误与环境相关。”

有些规则是熟悉的:例如,减小耦合的间隔规则,平板印刷的形状规则等。双模式增加了颜色规则,以保证最精细的模式能够分成两个独立的掩膜。还有相对较新的布板相关效应,Devgan指出了其中的六个——包括非常接近和多间隔等,这对晶体管行为有很大的影响。为说明问题的严重性,Devgan指出,在20 nm已经有5,000条布板规则需要进行检查。

对于模拟设计人员和数字单元库开发人员,这么复杂的结果是,几乎不可能开发DRC结构干净的布板。由于提取和DRC带来的布板问题,设计人员必须预测多次迭代。Devgan提醒说:“这需要几个星期的时间。40%的设计时间都花在收敛上。”


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