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克服嵌入式CPU性能瓶颈

上网日期: 2013年10月12日 ?? 作者: Julio Diez Ruiz ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:晶体管? 功耗? 时钟频率? 漏电流?

这是用于当前集成电路的主流半导体技术——CMOS技术的功耗表达式。公式的第一部分(加数)是芯片的动态功耗(也就是晶体管开关时由容性负载充放电引起的功耗),代表芯片执行的有用工作。A是活跃系数,代表每个时钟周期中进行开关的晶体管比例(因为每个时钟周期中并不是所有晶体管都必须开关);C是晶体管的容性负载;V是电压;f是频率。

公式中的第2个加数是由于短时间短路电流(ISC)引起的少量动态功耗,这个电流是在有限的上升或下降时间t内从晶体管电压源流到地的电流。最后一个加数是静态功耗,即由于漏电流(Ileak)引起的功耗,这也是唯一在加电,但不活动的电路中存在的功耗。这种功耗适用于整个电路,与晶体管状态无关,因此该项中没有活跃系数。

从公式的第一项可以看出为何功耗只是呈线性增加,而频率呈对数增加,这是因为电压是二次方的关系。

工程师能够将这个电压从5V减小到1V以下,从而帮助他们控制住功耗同时不降低性能。遗憾的是,许多因素是相互影响的,工程师必须不断进行折衷。例如,想象一下我们想要通过降低最初设置在2V的电源电压来减小芯片的动态功耗(只考虑公式中的第一项)。如果我们能够将电源电压降低到1.7V,虽然电压只下降了15%,但功耗可以显著下降28%。然而,降低电源电压对电路的最大频率和晶体管的阈值电压(晶体管的导通电压)有副作用。

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在我们这个例子中,如果阈值电压为0.5V,电路工作频率为4GHz,那么为了保持相同的工作频率,必须将阈值电压降低到大约0.32V。然而,这样做也许是不可行的,因为阈值电压依赖于一些技术参数,当超出一定的范围时,不改变半导体制造工艺是不可能继续减小的。如果不改变阈值电压,最大频率将降低到3GHz,降幅为25%。

另一方面,即使你能够降低电源电压和阈值电压并且不影响性能,但漏电流与阈值电压呈指数依赖关系:

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电压VT是热电压,取决于绝对温度T。k是玻尔兹曼常数,q是电子上的电荷量。在常温时热电压值大约为30mV。当相比于热电压有较大的阈值电压时,漏电流效应可以忽略,但当阈值电压较小——大约在100mV左右时,漏电流效应就变得突出了。

另外,不仅热电压与温度有关,阈值电压通常也随温度变化而变化,这两种变化将叠加在一起共同影响漏电流。漏电流增加意味着静态功耗的增加,因此对于低电压值而言,电压降低技术存在一定的实用性限制。

图3显示了两个不同温度下的这些效应。T=300K的第一条曲线显示了与阈值电压的指数关系。T=330K的第二条曲线是考虑了阈值电压随温度变化因素下的估计数据。这样,横坐标仍然代表标称阈值电压,但晶体管的实际阈值电压因温度效应而偏向更低的值,因此对漏电流有较大的影响。

阈值电压和温度对漏电流的影响(电子工程专辑)
图3:阈值电压和温度对漏电流的影响。

漏电流还与绝缘栅厚度有关。当采用非常薄的栅极电介质时,电子可以穿过绝缘层形成隧道效应,进而形成隧道电流,导致高功耗。鉴于使用32nm及以下工艺时的实际栅极长度,这种效应在当前半导体技术工艺中是非常重要的。


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