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Cadence:硬件辅助应对持续提升的验证挑战

上网日期: 2013年10月11日 ?? 作者: 朱秩磊 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:Cadence? 硬件辅助设计? EDA?

由Cadence主办的一年一度的电子设计技术盛会——CDNLive用户大会近日在上海举办。会议集聚了Cadence的技术用户、开发者与业界专家,分享Cadence针对重要设计与验证问题的解决经验,展示Cadence在先进的芯片、SoC和系统领域开发的最新技术。而今年的议题,硬件辅助设计成为了重点。

Cadence总裁兼CEO陈立武先生、Cadence全球销售兼系统与验证部门资深副总裁黄小立分享了Cadence在全球和中国市场的最新进展、发展战略和未来规划,以及Cadence的先进技术和解决方案,并在《电子工程专辑》的专访中就业界热点话题进行了深入探讨。

(电子工程专辑)

随着几家半导体巨头积极投入22nm、1xnm乃至更低节点工艺、FinFET、3D IC等先进工艺研发,我们看到EDA厂商也紧跟其后。工艺复杂程度大幅提升导致芯片设计困难度也随之增加,还有良率低下、出货时程延迟等问题,为了解决这些设计瓶颈,EDA厂商能够做些什么?

首先性能和功耗等因素仍很重要,这方面不只是Cadence一家公司在努力,一些IP、晶圆代工厂等整个生态圈都在配合。在3D IC等先进工艺研发方面,我们也在观察EUV等设备何时能应用,这在14纳米以下工艺节点都会需要。这些是很长远的考虑,而在短时期内,在16、14纳米以及10纳米阶段,FinFET还有很多不同的先进工艺的研发是很重要的。另外,缩短产品上市时间也很重要,目前大部分产品设计周期集中在验证部分,尽快找出缺陷就能缩短上市时间。同时,验证也能确认很多复杂的设计是不是符合芯片需求,在设计时也要考虑到封装时电源的需求。我们和半导体行业中的许多合作伙伴都有很好的合作。许多企业目前在做测试芯片,还没有进行量产,所以还需要很大的努力,需要EDA、IP和晶圆制造企业等各个方面的共同努力。

第2页:出售Panta显示控制IP是因为跟Cadence的整体发展方向不是很匹配

第3页:IC设计流程和相关EDA工具的下一个断点会出现在何时?

第4页:为什么硬件辅助设计在目前情况下越来越重要?


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