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16nm/14nm FinFET技术将开启电子行业的下一个飞跃

上网日期: 2013年04月11日 ?? 作者: 徐季平 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:FinFET技术? 场效应晶体管? 硅IP?

FinFET技术是电子行业的下一代前沿技术,是一种全新的新型的多门3D晶体管。和传统的平面型晶体管相比,FinFET器件可以提供更显著的功耗和性能上的优势。英特尔已经在22nm上使用了称为“三栅”的FinFET技术,同时许多晶圆厂也正在准备16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势,但也带来了一些新的设计挑战,它的成功,将需要大量的研发和整个半导体设计生态系统的深层次合作。

FinFET器件是场效应晶体管(FET),名字的由来是因为晶体管的栅极环绕着晶体管的高架通道,这称之为“鳍”。比起平面晶体管,这种方法提供了更多的控制电流,并且同时降低漏电和动态功耗。 比起28纳米工艺,16纳米/14纳米 FinFET器件的进程可以提高40-50%性能,或减少50%的功耗。一些晶圆厂会直接在16纳米/14纳米上采用FinFET技术,而一些晶圆厂为了更容易地整合FinFET技术,会在高层金属上保持在20nm的工艺。

那么20纳米的平面型晶体管还有市场价值么?这是一个很好的问题,就在此时,在2013年初,20nm的平面型晶体管技术将会全面投入生产而16纳米/14纳米 FinFET器件的量产还需要一到两年,并且还有许多关于FinFET器件的成本和收益的未知变数。但是随着时间的推移,特别是伴随着下一代移动消费电子设备发展,我们有理由更加期待FinFET技术。

和其他新技术一样,FinFET器件设计也提出了一些挑战,特别是对于定制/模拟设计。一个挑战被称为“宽度量化”,它是因为FinFET元件最好是作为常规结构放置在一个网格。标准单元设计人员可以更改的平面晶体管的宽度,但不能改变鳍的高度或宽度的,所以最好的方式来提高驱动器的强度是增加鳍的个数。增加的个数必须为整数,你不能添加四分之三的鳍。

另一个挑战来自三维技术本身,因为三维预示着更多的电阻的数目(R)和电容(C)的寄生效应,所以提取和建模也相应困难很多。设计者不能再只是为晶体管的长度和宽度建模,晶体管内的Rs和Cs,包括本地互连,鳍和栅级,对晶体管的行为建模都是至关重要的。还有一个问题是层上的电阻。 20纳米的工艺在金属1层下增加了一个局部互连,其电阻率分布是不均匀的,并且依赖于通孔被放置的位置。另外,上层金属层和下层金属层的电阻率差异可能会达到百倍数量级。

还有一些挑战,不是来自于FinFET自身,而是来至于16nm及14nm上更小的几何尺寸。一个是双重图形,这个是20nm及以下工艺上为了正确光蚀/刻蚀必须要有的技术。比起单次掩模,它需要额外的mask,并且需要把图形分解,标上不同的颜色,并且实现在不同的mask上。布局依赖效应(LDE)的发生是因为当器件放置在靠近其他单元或者器件时,其时序和功耗将会受影响。还有一个挑战就是电迁移变得更加的显著,当随着几何尺寸的缩小。


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