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拆解20纳米MLC NAND闪存 揭密创新平面浮栅结构

上网日期: 2012年05月21日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:拆解? MLC NAND闪存? 平面浮栅工艺?

工艺关键技术和新闪存单元结构

IMFT采用全平面单元架构的20nm技术以及先进的关键工艺,已经克服了在小型闪存元件中多项传统浮栅单元架构的关键问题:

●控制栅(CG)多晶硅填充缩小了相邻浮栅间的距离

●单元到单元干扰

●IPD的微缩限制和更小的CG到FG耦合比

为了制造20nm NAND单元,在一些重要的微影步骤中必须采用先进的单元间距缩小技术(如双倍图案技术)。为了形成20nm以下节点设计规则的图案,也必须建置四倍图案形成技术,以克服193nm ArF浸入式双倍图案方法的限制。然而,这仍然是一种较不实际的方法,因为解决这种问题所需的超紫外曝光(EUV)工具对于闪存生产来说仍然过于昂贵。对于这种NAND元件来说,字线和位元线方向尺寸均约为40nm的单一闪存单元占用的实体单元面积为0.0017 um2。因此这种单元最可能成为NAND生产的最小单元。在这种NAND元件中已经实现了平面浮栅结构,同时还有多晶硅浮栅、高k IGD堆叠和金属控制栅。

拆解20纳米MLC NAND闪存 揭密创新平面浮栅结构(电子工程专辑)
图二:平面浮栅NAND(IMFT的20nm NAND闪存)

对于新的单元结构来说,氧-氮-氧(ONO)IGD层被高k电介质堆叠所取代,从而恢复平面单元结构中应减少的FG到CG耦合比。同时也可以采用更薄的多晶硅浮栅技术来降低单元到单元的干扰。基于金属栅的字线是透过使用硬光罩层蚀刻多个栅堆叠进行定义的。由于单元间距显著缩小,单元间电容耦合的增加将成为一个严重的问题,因为增加的单元到单元干扰将导致单元性能退化和可靠性问题。为了克服这些问题,单元栅和金属位元线都采用一种气隙隔离工艺。气隙结构据称可作为低介电常数的间隙填充材料。位元线的触点则形成一种交叉布局,以实现更好的微影效益,以及具有68条字线的NAND串。

就IMFT的20nm MLC NAND闪存来说,新单元架构结合关键整合技术相当具有前景,可望透过更积极的单元微缩,进一步扩展传统浮栅闪存的生命周期。然而,随着浮栅几何尺寸进一步减少,所撷取到的电子将急剧减少,从而可能导致在1x-nm MLC NAND闪存中需控制20个以下的电子。由于主流行动应用中的微缩要求以及可靠性的挑战更高得多,使得创新元件概念或替代性存储器解决方案(如IMFT最新NAND闪存元件中使用的方案)已经准备好在不久的将来取代NAND闪存之故。

举例来说,在这种NAND中见到的CTF加上3D配置,即可视为近期现有平面NAND闪存技术的可替代方案,而各种大量新的存储器概念正兴起中,并竞相作为NAND闪存的替代方案。浮栅NAND闪存目前尚未达到瓶颈,但最终也将达到微缩极限。让人十分感兴趣的是,IMFT和其它闪存制造商未来在共同克服这些微缩限制时将有何转变。

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