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时间交替超高速ADC技术解析

上网日期: 2010年02月25日 ?? 作者: Paul McCormack ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:时间交替? 模数转换器? ADC? 差分放大器?

 

通道间增益和偏移匹配

在双转换器交替系统中,通道增益失配产生的误差电压会导致Fs/2-FIN和Fs/4±FIN发生图像杂散信号(假设输入信号在第一尼奎斯特频带内)。8位转换器具有28或256个编码。假设转换器全输入范围为Vp-p,,LSB大小等于1V/256=3.9mV。我们可以得出1/2LSB精确度需要的增益匹配为0.2%。

ADC083000的输入全范围电压或增益可以使用9位数据分辨值进行线性且单调的调整。调整范围是标称700mVp-p差分值的±20%,或560mVp-p至840mVp-p。

840mV-560mV=280mV.

29=512步幅

280mV/512=546.88μV

此微调允许比上述要求大0.2%的增益匹配。

相邻通道间的偏移失配将产生误差电压,导致Fs/2处发生偏移杂散信号。由于偏移杂散信号位于尼奎斯特频带边沿,双通道系统的设计人员通常可以据此计划系统频率,并着力于增益和相位匹配。

但是,假设需要的偏移匹配也是1/2LSB,ADC083000的输入偏移可以使用9位分辨率从标称零偏移线性且单调的调整为45mV偏移。因此,每个编码步幅提供0.176mV偏移,9位分辨率实现1/2LSB精确度。

数字输出的同步化

从两个模数转换器输出的数据流同步化对于实现优异采样速度和带宽组合至关重要。也就是说,如果各转换器间未实现输出同步,就无法采集有意义的数据。千兆采样率模数转换器可多路分离输出数据,以降低数字输出数据传输率。用户可以选择使数据传输率分离为1/2或1/4,这取决于采用的FPGA技术的处理能力。

输出采集时钟(DCLK)也被分离,可在SDR或DDR模式中配置。但是,多路分离带来新的考量问题,因为现在增加了输入采样时钟和各模数转换器DCLK输出之间的协调不确定性。为了克服这个问题,ADC083000可以精确复位采样时钟输入与DCLK输出的关系,这由用户提供的DCLK_RST脉冲确定。这允许一个系统中采用多个模数转换器,使其DCLK(和数据)输出在与采样共享输入时钟相同的时间点跃迁,从而实现多个模数转换器之间的同步。

数字交替方法

模拟校准是实现高动态范围、高整体集成解决方案的行之有效的方法,其集成的时钟相位、增益和偏移调整功能可提供高精确度。

模拟校准的可行替代方法是用于交替数据的数字校正算法。此方法寻求在数字域校正数据转换器失配,而不需要任何模拟偏移、增益或相位校正。理论上,这些算法可独立工作,不需要实现校准或了解输入信号。此外,数字偏移、增益和相位校正因素的汇合时间也是关键系统指标。

SP Devices公司开发的算法经过验证是符合这些条件的一种数字后处理方法。SP Devices的ADX技术持续提供模数转换器的增益、偏移和时间偏差误差的后台估计值,而不需要任何特殊校准信号或后期微调。此算法对于校正静态和动态失配误差很有效。

ADX技术估计误差,并使用抑制的全部失配误差重新构建信号。IP-core的误差校正算法对于任何输入信号类型均有效。该数字信号处理的结果超出ADX核心的时间交替频谱,并消除了与失配相关的明显交替失真杂散信号。

配备两个ADC0830003GSPS、8位模数转换器的美国国家半导体参考板展示了SP Devices的算法。数据转换器使用板上FPGA中内嵌的ADX技术实现交替。图3为7GSPS数字化卡的框图。

图3:含LMX2531和LMH6554的ADQ108系统框图。
图3:含LMX2531和LMH6554的ADQ108系统框图。

图4是SPDevicesADQ108数据采集卡的输出频谱性能图。值得注意的是杂散峰值部分是由于谐波失真所致,交替杂散信号已大幅减少。关于数据采集卡的其他详细信息,请参见:http://spdevices.com/index.php/adq108。

图4:采用ADX技术的模数转换器组合频谱。
图4:采用ADX技术的模数转换器组合频谱。


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