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模数转换器时钟优化:测试工程观点

上网日期: 2009年12月21日 ?? 作者: Rob Reeder, Wayne Green, Robert Shillito ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:模数转换器? ADC? 时钟优化?

作者:Rob Reeder
资深转换器应用工程师
高速转换器部门

Wayne Green
测试开发工程师
高速转换器部门

Robert Shillito
产品测试开发工程师
高速转换器部门

ADI公司

系统时钟优化可以提升系统的性能,但也颇具挑战性。为模数转换器设计抖动为 350 飞秒(fs)的编码电路是相对容易的,但这是否能够满足当今的高速需求?例如,测试 AD9446-100 (16 bit 100 MHz ADC) 时,在 Nyquist 区使用 100 MHz 的采样时钟频率, 350 fs 的抖动将使信噪比(SNR)下降约 3 dB。如果在第三 Nyquist 域中使用 105 MHz 的模拟输入信号测试相同的设备,SNR 下降可达 10 dB。为了将时钟抖动

少,设计者需要理解时钟抖动来自哪里,以及 ADC 能够允许多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖动的限制,并且在设计阶段中本可以很容易地避免该问题发生,这时已经太晚了。

在这里我们将讨论相关的时钟参数和方法以实现高速转换器预期的性能,为此要用到一些技术诀窍和经验。首先从典型的ADC 时钟方案开始,如图 1 中所示,我们将焦点放在信号链路中每一级的可用于优化时钟的技术,并且指明一些应避免使用的常用技术。

……

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