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迎接40纳米时代,台积电推新版设计参考流程

上网日期: 2008年06月06日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:设计参考流程9.0版? 40纳米? 开放创新平台?

台积电(TSMC)推出新的设计参考流程9.0版,号称能进一步降低40纳米世代芯片设计的挑战、提升芯片设计精确度,并提高生产良率。该设计参考流程9.0版是由台积电与合作伙伴协同开发完成,为该公司近日揭示的开放创新平台(Open Innovation Platform)构成要素之一。

开放创新平台系由台积电为其客户以及设计生态系统伙伴所建构,可以提早上市时程、提升投资效益以及减少资源浪费,并建构在可以协助客户完成芯片设计的硅智财以及设计生态系统介面的基础之上。

设计参考流程9.0版针对使用包括40纳米在内的台积电先进制程所可能面临的全新设计挑战,提供直觉式的半世代设计(Transparent Half-node Design)支援,另外,除了以共通功率格式(Common Power Format,CPF)为基础的设计参考流程之外,也提供支援以统一功率格式(Unified Power Format,UPF)为基础的全新低耗电自动化设计参考流程、新的以统计分析资料为依据的设计功能(Statistical Design Feature)以及层阶架构可制造性设计功能(Hierarchical DFM Capability)。

台积电的开放创新平台涵盖芯片设计产业、台积电设计生态系统合作伙伴,以及该公司的硅智财、晶片设计与可制造性设计服务、制程技术、后段封装测试服务,透过有效率及开放的方式加速创新的执行;其中一个重要优势是拥有多个互通的设计生态系统介面,以及由台积电与合作伙伴协同开发出的构成要素,这些构成要素系由台积电主动发起或提供支援。

透过以上这些介面以及构成要素,可以更有效率地加速整个半导体产业供应链每个环节的创新,并促使整个产业得以创造及分享更多的营收及获利。此外,台积电的AAA-主动精准保证机制(Active Accuracy Assurance Initiative)是开放创新平台中的另一重要关键,能够确保上述介面及构成要素的精确度及品质。

台积电设计参考流程9.0版已经通过该公司提供给设计生态环境合作伙伴的AAA-主动精准保证机制标准的验证。该设计参考流程着眼于使用上的便利性,并提供芯片设计人员经过验证的设计工具参考以及设计参考流程,确保芯片设计从规格订定到投片生产都能有正确的依循。

台积电表示,目前已经有许多客户已经开始采用该公司的40纳米制程技术进行下一世代产品设计,因此有需要设计参考流程。因此台积电透过与设计自动化工具以及其他设计生态环境合作伙伴先期以及密切的合作,推出了设计参考流程9.0版。透过台积电经过实际制程验证的设计生态环境,芯片设计人员可以充分利用该公司最先进制程所提供的种种优势。

台积电设计参考流程9.0版特色

设计参考流程9.0版纳入许多创新的低耗电技术,包括减少动态电路功耗(Dynamic Power)的台积电先进时脉电路闸控(Clock Gating)设计流程。此一新的时脉树合成(Clock Tree Synthesis)支援多模多角分析(Multi-mode/Multi-corner Analysis),以及芯片上变异性(On-Chip Variation,OCV),可减少操作功耗(Active Power)及漏电功耗(Leakage Power)。

此外,设计参考流程9.0版同时支援共通功率格式及统一功率格式,其中以统一功率格式为基础的低功耗设计参考流程也已经开始进行额外的相容性验证。结合这些优势,可以减少芯片耗电量、增长可携式产品的电池寿命,同时降低系统封装及散热的成本。

相较于采用过去的设计参考流程,设计参考流程9.0版提供芯片设计人员直觉式的半世代产品设计方法,无须针对不同设计工具多次自行订定制程微缩参数,而是可以直接取得微缩相关参数。若芯片设计人员采用45纳米设计准则进行产品设计,只要透过设计参考流程9.0版取得制程微缩参数,就可以直接将芯片微缩至40纳米。

台积电的设计参考流程8.0版号称是晶圆代工业界,首个将晶粒间(Intra-die)统计时序分析纳入原有包含统计漏电及统计时序最佳化功能的参考设计流程。为进一步改善建立时间及保存时间的时序余裕(Setup and Hold Timing Margins),设计参考流程9.0版支援以统计分析资料为依据的Staged-based芯片上变异性分析,以及Design-specific芯片上变异性分析。

此外,新版设计参考流程也采用新的以电晶体为基础的Path-based统计静态时序分析(Statistical Static Timing Analysis,SSTA)来进一步强化时序正确性以及降低采用减少时序损失单位元资料库(Pre-characterized Cell Library)的需要。结合这些优势,芯片设计人员可以减少过度设计、达到最佳的设计精确度以及提高芯片良率。

设计参考流程9.0版大幅提升了物理层级及电子层级可制造性设计功能(Physical and Electrical DFM Capability),能够加速大型芯片设计的DFM分析以及参数效能影响(Parametric Performance Shift)的评估。同时,并针对所有物理层级DFM效应,包括曝光显影制程检查(Lithography Process Check,LPC)、化学机械研磨(CMP)与关键区域分析(Critical Area Analysis,CAA),提供层阶架构DFM分析,能够大幅减少设计的反复运算(Design Iteration)、加速DFM分析,以及透过对照DFM资讯来增加设计的精确度。

在电子层级DFM功能提升方面,设计参考流程9.0版采用了以对应表为基础(Table-based)的DFM-LPE萃取流程,在保有采用以模型为规则检查基础相同的精准度情况下,能够缩短萃取的作业时间。另外,由于Shape-to-Electrical (S2E)以及Thickness-to-Electrical (T2E) DFM检查目前已经是采用以硅晶圆为基础的模型(Silicon-based Model),因此可以提高芯片设计电性效能预测的精准度。

由于采用层阶架构DFM分析以及更精准的DFM模型,芯片设计人员能够事先在设计过程中解决潜在的制程挑战,提升设计精确度及生产良率,因此可以缩短芯片设计时程。







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