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Cadence电源分析技术助力智原实现65纳米工艺及以下的低耗电设计

上网日期: 2007年11月23日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:电源分析? VoltageStorm? 低耗电?

Cadence宣布智原科技(Faraday Technology)已采用Cadence VoltageStorm电源分析技术,智原科技运用VoltageStorm的静态与动态电源分析,验证其低耗电设计方法,涵盖power gating、de-coupling capacitance最佳化,以及multi-supply, multi-voltage (MSMV) scaling等。

智原科技曾经开发过电源分析解决方案,并成功地使用在90纳米工艺设计上。面对65纳米工艺以下的挑战,智原科技采用VoltageStorm电源分析技术,以验证智原科技的低耗电设计。此外,智原科技选择的设计实现解决方案,结合VoltageStorm与Cadence SoC Encounter,提供整合的途径,使power switches与de-coupling capacitance最佳化。

智原科技SoC发展暨服务处长谢承儒表示,VoltageStorm可以让后端设计工程师,从SoC Encounter直接执行VoltageStorm分析的能力,提高使用方便性。

VoltageStorm的静态与动态电源分析是Cadence低耗电解决方案的主要组件,也是Encounter平台重要的一环,可验证全芯片IR drop与power rail electromigration。透过与SoC Encounter的整合,全自动的de-coupling capacitance与power switches最佳化得以实现。

Cadence数字实现事业群副总裁徐季平表示,在65nm工艺,低耗电设计团队必须使de-coupling capacitance最佳化,以解决动态IR drop瞬态电流,和减少关闭逻辑区块电源所需的电源开关数量的议题。而经整合的SoC Encounter与VoltageStorm解决方案实现了自动最佳化解决方案,减少设计过程中的不确定因素,以精确的分析增加tapeout的高度信心。






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