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思科公司“变脸”,挑战互连行业

上网日期: 2006年06月01日 ?? 作者: Rick Merritt, 麦利 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:标准? 互连? Interlaken? 协议?

在一项令人惊诧的行动中,思科系统公司和新创的Cortina系统公司联合公布了一项互连协议,他们希望该协议可以被广泛用于数据速率为20Gbps或更高的连接通信芯片中。但是他们的Interlaken技术与网络处理论坛(NPF)一项正处于开发末期的类似技术并不兼容,NPF是一个大约由30家芯片和系统开发商构成的组织。

当几家公司都在积极寻求千兆级芯片到芯片连接时,冲突随即发生。Interlaken和NPF的Scalable-SPI规范都是针对通信系统数据面而设计的数据包接口,其它诸如RapidIO、PCI Express和HyperTransport等类似技术则一般都是针对控制面应用。所有这些研究的目的都是为了在今后数年内实现从现有的个人1Gbps到2.5Gbps串行互连向更快速度连接的转移。

思科公司的工程师发现,需要80个管脚的10Gbps SPI-4.2无法跟上采用80Gbps或更快背板的10Gb以太网交换器和系统的上升速度。“在我们同供应商讨论路线图时,这个问题不断地冒出来。”思科公司服务提供程序路由部的技术主管Mark Gustlin表示。

在一年多以前,思科和Cortina的工程师们发现他们都在开发一种类似的数据包接口,于是他们决定合作。合作的结果就是Interlaken,一种将SPI-4.2逻辑结构移植到一个基于光纤互连网络论坛(OIF)公共电气接口(CEI)标准的串行器/解串器(serdes)传输协议。通过采用6.25Gbps的serdes,Interlaken将10Gbps连接的管脚数削减到8个。

作为一个基础框架,工程师可以利用该规范对任何数量并行通道上的数据实现串行传输,速率范围可以从3.125Gbps到10Gbps。它可以用来将一个网络处理器同线卡上的成帧器、流量管理和端口聚合芯片连接在一起,或者将这些芯片连接到系统背板上。

这项工作非常类似于NPF自2004年6月以来一直在制定的Scalable-SPI规范。NPF当初开始SSPI研究是将其作为与OIF合作项目中的一部分,OIF集团的规模较大,由大约80家运营商和OEM组成。

目前,大约8家芯片厂商正在对SSPI规范的最终步骤(可能是)进行审核,尽管尚未确定准确的发布日期。因为SSPI仍处于开发阶段,所以其具体细节仍不得而知。

图1: Interlaken为下一代芯片连接铺路

最近,该领域传来的利好消息,是Interlaken和SSPI的负责人们已经开始交换意见,但是现在就谈讨论的结果为时尚早。当双方坐下来详细查看彼此的规范时,他们很有可能会发现许多互操作性问题。

编码分歧

为了提高系统可靠性,思科和Cortina公司选择了一种非标准的6??/67B编码方案,它与6??/66B方法不兼容。而6??/66B方法在现有的10G以太网和成帧器芯片中被广泛使用,而且被SSPI采纳。

“多出的位数允许我们更严密地控制直流平衡,”思科公司的Gustlin说,“此外,我们采用了一种与标准6?/66扰频器不同的器件,目的是防止错误繁殖。这些改变使得Interlaken同标准6?/66不兼容。”

这种编码方法实现了其它功能。其反相特性可以把一条通道里原本要出错或接近出错的位修正过来。Interlaken还支持一种MetaFrame特性,它可以关闭一条正在失效的通道并建立一条冗余通路。

“不管是OIF还是NPF,都觉得必须保留6??/66B,以维持同现有锁相环和振荡器模块的兼容。”赛灵思公司的顾问兼NPF硬件工作组(监督SSPI制订)主席Mike Lerer指出,“事实证明这是一个不错的选择,因为即将制定的IEEE背板以太网标准也采用了6?/66。”

Lerer表示,“如果思科和Cortina有更好的想法,项目组成员随时欢迎他们陈述观点。”Lerer还曾经主持过OIF工作组(定义了SPI-4.2)的工作。

“现在所有模块都使用6?/66,改变规范不仅困难而且需要花费一大笔钱。”NPF的董事会成员Brian Holden说。不管是Holden还是Lerer,在本文作者告诉他们之前,都没有听说过Interlaken研究项目。

“思科公司借助Interlaken所表现出的偏离很奇怪。它只是进行了一个微不足道的改进。”RapidIO行业联合会的执行董事Tom Cox认为。RapidIO主要集中在处理控制信息而不是通过SPI-4.2的原始包数据流。Cox说他认为SSPI的研究工作在朝着完善其规范的道路上取得了充分的进展。

“我没有把编码器看成是一个借助协议(或许是Interlaken)设计的芯片上最复杂的部分。”思科公司的Gustlin反驳道。

一些人担心Interlaken代表着一种把其他系统和芯片制造商置于不利地位的企图。

“他们转向6?/67编码的行动听起来就像是一个稍加掩盖的诡计,目的是使一个专有接口永久化,与NPF的某个标准接口相比,思科对这个接口有更直接的控制权。”一家与思科竞争的通信系统公司的一位资深工程师如是说。

“根据我的经验,一条正确设计的互连通道要有足够的信号完整性裕度,即使速度达到10Gbps以上也应如此,目的是避免对任何更高误差控制的需求,6?/66提供的就够了。”这位不愿透露姓名的工程师说,“我相信大部分电信OEM宁愿采用一种真正基于标准的解决方案,而这也将是我向我的芯片和板卡供应商传递的信息。”

在一个相对较小的通信芯片领域,标准互操作性通常以一种对等的方式来处理。供应商到供应商的协作是解决这种问题的范本,而不是靠正式的一致性测试机制。

“互操作性是思科关注的重点,他们在这个领域具有丰富的知识。”NPF的Holden说。

在过去,OIF和NPF让供应商靠自己的力量解决互操作性问题,Holden介绍,“就SPI-4.2来说,实施方案折腾好几回才能完全解决互操作性问题。对这个领域的任何新标准来说,互操作性问题的解决可能都是这个样子。”

思科和Cortina公司表示他们将免除使用Interlaken技术所需的版税,希望其他系统和芯片制造商采纳该技术作为现阶段就会实施的一个对等标准。二者希望重建由思科公司定义并被业界采纳的SGMII铜物理层接口的模型。

“我们认为两家公司共同就某项标准合作,随后立即发布,会比通过正式标准小组的速度更快。”Cortina公司的产品经理Jim McKeon表示,“许多人对我们的标准感兴趣,但是他们大部分希望看到别人第一个采取行动,他们只是希望有一个现成的解决方案。”

这两家公司开始合作之前,曾对业界进行了超过一年的调查,但是他们发现业界没有进行任何有关升级SPI-4.2的重大研究工作,Gustlin说。尽管他们听说了SSPI研究项目,但思科和Cortina都不是NPF的成员,因而他们没有听到关于该标准进展的任何公开消息,他补充道。

McKeon透露Cortina公司计划在今年第4季度发布其第一款采用Interlaken的芯片。他们很可能随后量产一款公司目前正在出样的24端口千兆级以太网端口聚合芯片。

Cortina公司生产了一系列通信芯片,其中包括Sonet成帧器和媒体访问控制器。迄今为止,它已经在三轮的风险资金募集中筹措到8500万美元。在2005年2月,该公司收购了制造ATM和流量管理芯片的Azanda网络设备公司,如同Cortina一样,Azanda原先在思科公司也有设计业务。

除了编码之外,Interlaken和SSPI在很多其它方面也有所不同。例如,Interlaken没有采用前向误差修正(FEC)技术,而SSPI则认为FEC是其提高背板性能的关键技术之一。背板是一个主要适宜采用SSPI的应用领域,不宜采用Interlaken。

此外,Interlaken处理流量控制的方式看起来也与以太网中的典型方式略有不同,Linley Group的分析师Jag Bolaria表示。Bolaria曾对Interlaken技术做过简短概括。

Cortina公司有一个以可配置Verilog RTL代码描述的Interlaken总线功能模型,可针对测试对接口进行仿真。但公司还没有决定是否发布该模型。“我的印象是他们还没有完全解决互操作性问题。”Bolaria说。

极端应用

与此同时,许多控制接口的积极从事者正在准备于今年夏天推动其各自方案进入5Gpbs到6Gbps领域,虽然他们中的大部分看起来过于超前于主流需求。

“在军事和其它领域中的人所追求的是极端应用,他们永远不会对性能满足,他们现在要的是5到6Gbps。”RapidIO集团的Cox说。RapidIO将在今夏发布更高速度的规范,但在两到三年内基于这些规范的产品都不会得到广泛应用。

PCI特别兴趣小组(SIG)早在一年多以前就决定它的下一次飞跃会是从2.5Gbps到5Gbps。随着该集团的电气规范基本接近尾声,目前它正在评估5Gbps信号对各式采用了Express产品的影响,并根据需要使规范更严格以便提供足够的误差裕限。该小组希望其5Gbps工作能够在今年9月大体完成。图形芯片将是其推出的首批产品,所以它们有可能将目前设备上的16条Express互连缩减大半,从而节省管脚数和电路裸片面积。

先进交换互连(ASI)是PCI Express用于通信路由器和交换机等嵌入式系统的一个变种,它将修改其协议以利用更快的Express通道,英特尔公司经理兼ASI特别兴趣小组的负责人Rajeev Kumar说。

HyperTransport协会也即将发布3.0版本。此次修改把它的并行互连规范的带宽增加了一倍,其目标是连接微处理器。

作者:麦利






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