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FPGA饱受功率问题困扰

上网日期: 2006年04月24日 ?? 作者: Richard Goering ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:电压调节? 功率门控? 功率监控映射? 切换测试?

近日在美国加州蒙特里举行的2006年FPGA研讨会上,功耗问题成为大家谈论的焦点。众多与会观察人士都认为,有充分的理由表明高功耗将成为FPGA获得广泛使用的最大障碍。

本次研讨会以研究为导向,Xilinx公司的一位研究人员在会议中声称,构建面向移动和电池供电应用的FPGA从技术上讲是切实可行的。但是众多与会者却认为,如何平衡功率降低和由此造成的各种牺牲却颇具挑战。在以“功率问题将扼杀FPGA吗?”为题的小组讨论会上,大家一致赞同这样的看法:与FPGA相比,ASIC仍然具有无可抵抗的功率优势。

Xilinx公司的研究人员Tim Tuan在提交的一篇论文中提到,Xilinx正在进行一项研究项目,以其Spartan 3结构为基础建立低功率架构。这款名为Pika的架构运用了电压调节(voltage scaling)、功率门控(power-gating)、低漏配置存储器以及睡眠模式等优化手法,据称与Spartan 3的基本版相比,该架构的有源功率可以降低46%,待机功率可以降低99%,但其代价却是27%的性能损失增加以及40%的面积增加。

“功耗显然是制约FPGA进入大多数消费类应用的头号杀手。”Gartner Dataquest公司的分析家Bryan Lewis表示,“如果像Xilinx公司的这类低功耗产品能够实现大规模量产,那么很有可能会大幅提高未来FPGA的市场覆盖率。”

F2: FPGA功率呈上升趋势

但是,以牺牲性能和面积为代价值得吗?许多人并不赞同这样的做法,因此在本次会议中也展示了很多相对适中的方案,例如Altera公司Quartus工具中所使用的技术,就可以对嵌入式RAM模块的功率进行监控映射(power-aware mapping)。据来自Altera公司和美国马萨诸塞大学的研究人员介绍,该方案可以将存储器的动态功率降低21%,将总动态功率降低7%,而性能和逻辑方面的牺牲仅为1%。

长期以来,设计人员都知道FPGA的功耗比ASIC要大得多,但始终没有具体的量化数据。多伦多大学的一位博士研究生Ian Kuon在会议中提交的一篇论文就揭示了两者之间的差距究竟有多大。论文的作者采用了多种RTL测量基准对Altera公司90纳米Stratix II实现方案和ST的90纳米CMOS标准单元ASIC实现方案进行比较。工具流包括综合、布局,以及布线。

研究人员发现,测试结果显示Stratix FPGA的动态功率平均大12倍。计算结果与是否使用仿真或切换测试(toggle test)关系不大。

静态功率较动态更为复杂。Kuon在会议中指出,FPGA与ASIC之间的差距范围在5.4到87倍之间,具体数值依工艺、电压以及温度条件的不同而有所改变,因而无法提出一个可靠的测量方法。这篇文章还提到,FPGA实现方案的面积平均大40倍,延迟时间则长2到5倍。

Xilinx公司的Tuan指出,低待机功率对移动应用而言至关重要,这种应用所使用IC的理想耗能应该小于1mA,然而FPGA的耗能却可能达到10到500mA。他声称,Pika能够消除这种差距,将FPGA带到移动和电池供电产品可接受的范围。

研究阶段

Tuan强调,Pika只不过是一个研究项目,并不意味着Xilinx未来会推出该产品。正如他所承认的,产品是否推出还取决于这种架构面积的增加(成本随之增加)是否会产生实质性的市场需求。

在Xilinx公司提交的论文中,“有源”功率指电路工作时的动态功率和泄漏功率。“待机”功率指电路空闲模式下的泄漏功率。Tuan表示,在Spartan 3中,布线分别占有源功率和静态功率的62%和36%。静态功率中耗能较大的部分是配置SRAM,大概消耗44%功率。

Pika使用的一个技术是电压调节。研究人员选择1V作为内核的工作电压。Tuan表示,这样做可以降低30%的有源功率和40%的待机功率,而性能仅牺牲15%。

Xilinx研究小组发现,通过使用中性氧化物(midoxide)的高压晶体管,可以大幅降低配置SRAM产生的泄漏。Tuan认为这很有可能,因为配置存储器在正常工作期间不发生转换,因而运行较慢。这样做的结果是:在性能不损失的前提下,SRAM泄漏功率降低了两个数量级。

Pika还广泛使用了功率门控技术,将功率晶体管用作标头(header)或标尾(footer)来切断未使用模块的泄漏电流。这里需要解决的一个问题是间隔尺度(granularity),Xilinx决定在单独的单元级(一个单元包括一个可配置逻辑模块及其布线)上应用功率门控技术。而通过使用midoxide功率门技术,这种架构以性能降低10%换来了泄漏电路的10倍降低。

最后,Pika还提供了一种“睡眠”模式,它可以被一个专门的用户引脚激活,并能使所有的功率门失效。而局部睡眠模式则让用户可以自定义需要保持活动状态单元的任意配置。配置存储器保存了必需的电路状态,Pika在大约100纳秒的时间就可以将系统从待机模式唤醒。

Tuan表示,Pika方案的一个优势是它使用了现有的EDA工具和流程。他信心十足地说,通过借助更好的布局规划和布线技术,牺牲面积完全可以降低到40%以下。

“Xilinx现在讨论的每一件事都可以实现。”Altera公司多伦多技术部门的主管Vaughn Betz表示,“他们正在使用半导体行业内众所周知的公认技术。不过,经济上是否可行尚却是一个大问题。”

Betz认为,虽然有可能大幅度降低泄漏功率,但是如何解决动态功率问题则要棘手得多。他指出,用于电池供电应用的FPGA的体形必须很小,否则它们将消耗很多动态功率。但是他强调,小型的FPGA无法带来大量收益。

Betz介绍,Altera公司的Quartus软件提供功率优化功能,并且能够支持各种类型的功率门控。他表示,Quartus使用了一种优化技术,能够将时钟周期内处于活动状态的RAM数目最小化。该技术的具体实现方法在Altera和马萨诸塞???合发表的论文内有所介绍,文章中还描述了一套功率监控和从逻辑到物理RAM的映射算法,这些算法能够通过选择可能的最佳映射从而将RAM动态功率降至最低。文章的作者特别指出,使嵌入式存储器动态功率最小化的最佳作法,就是当不需要访问存储器端口时使对应的时钟启动信号失效。因此,可以通过有效使用RAM端口的时钟启动功能最小化动态活动,从而实现优化。

与此同时,不列颠哥伦比亚大学的一篇论文也就FPGA时钟网络的灵活性、面积以及功耗之间的相互权衡进行了仔细研究。该大学的博士研究生Julien Lamoureux发现,FPGA时钟网络显著影响功率,因为它们在每一个时钟周期都进行切换。

这篇论文描述了一种参数化的时钟网络,并附有对灵活性、面积以及功耗的实验比较结果。文章的结论是:功耗取决于正在使用的时钟数目,而不是电路中存在的时钟源个数。另一个结论是:增加时钟区域通常会降低面积和功耗。

加州大学洛杉矶分校计算机科学系的系主任Jason Cong认为,FPGA研究人员应该考虑这样一种功率降低技术,即在可编程控制下实现多个电压岛。

在小组讨论会上,两组成员围绕‘在功耗问题上,FPGA仍将远远落后ASIC’争执不休。“FPGA的能耗较ASIC高出大约20倍,而且这个问题无法通过缩减尺寸得以改进。”eASIC公司的资深科学家Zeev Wurman表示,“在降低功率方面,无论FPGA能够做到什么,ASIC都会比它做得更好。”

LSI Logic公司的著名工程师Gary Delp提出,FPGA的布线电容是ASIC的10到100倍,并具有更大的线迹和大量的晶体管,这些晶体管虽然不会在电路工作中使用,但是却仍然产生泄漏功率。

“如果你需要功耗最低,那么你可能会使用定制设计或ASIC。”Xilinx的Tuan则指出,“但是如果你想要可编程,那么FPGA将是最具能效性的可编程解决方案。”

Betz非常赞同上述观点,他认为FPGA具有比DSP或处理器更好的功效。

“FPGA的功率优化才刚刚开始。” Tuan 认为,“我们现在没有低功率FPGA的原因并非无法实现,而是因为市场还没有这种需要。”

Betz表示,在90纳米以上,FPGA不会因为功率而进行缩减。“但是在90纳米节点,情况发生了变化,我们现在必须按照功率限制进行缩减。”这意味着功能加倍的器件功率却能保持不变,他解释。

加州大学伯克利分校的Jan Rabaey教授表示,在有序结构中,许多降低功率的技术更容易实现。“我相信FPGA或许将成为功率问题的一个解决方案。”他如是说。

作者:葛立伟






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