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AD9981“乒乓”配置实现UXGA分辨率

上网日期: 2006年04月15日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:AD9981? 时钟? 应用指南? 版图?

Author:Del Jones

通过利用双片AD9981的“乒乓”配置,可以实现110MHz的像素时钟速度。双片方案与交替的像素采样方案的差异在于能维持全刷新率。

实现双AD9981设计的途径很多,本应用指南提醒用户重视该配置的实现,其中可变因素包括:版图和布线约束、时钟选择图形控制器要求和最大速度要求。

版图和布线设置

在设计模拟输入的版图和布线的时候(R、G、B和HSYNC),要考虑若干因素。R、G、B输入的布线长度应尽可能一致,并确保布线维持相同的传播延迟(无蛇型布线)。AD9981模拟输入的每一个分支应尽可能短。在RGB输入上的75欧端接(terminators)应尽可能接近分支节点。最后,每一个R、G、B分支需要自己独立的耦合电容。这些考虑如图1所示。

图1 模拟输入布线

时钟源选择

时钟数据的设计有三种方法。的一种方法是利用外部时钟源为AD9881及数据锁存器件(图形控制器)提供时钟,该方法需要外部锁相环(PLL)电路和专用高速时钟布线设计。

第二种办法是采用芯片1中的PLL来驱动芯片2中的PLL。该方法要利用芯片1的DATAACK的下降沿对RGB数据采样,将芯片2配置为外部时钟操作,此时HSYNC信号需要布直线。HSYNC信号可以被直接布线到芯片1,然后,再到第二颗芯片。尽管第二颗芯片不用HSYNC产生时钟,它仍然需要为其它功能提供时序参考,如箝位。

该方法的问题在于难以设置芯片2的正确时钟相位,因为HSYNC和芯片1之间数据时钟输出的传播延迟增加了;它还会造成芯片2中的输出时钟相位难以设置,因为芯片1数据时钟传播延迟随着时间和温度而变化。

推荐的方法是在两芯片中都采用PLL,该方法需要特别注意HSYNC输入的布线设计,如图1所示。如果非常仔细地注意保持分支长度相等(避免蛇型布线),那么,两芯片采样时钟和数据输出之间的偏移将可忽略。

采样时钟倒置

上述所有方法都要求芯片2采样RGB数据的相位与芯片1成180反相,采用相位控制可以实现这一点。初始芯片2的设置将与芯片1的初始相位偏差180度。采用这种方法,芯片2的输出将移相1/2个像素时钟,从而容许两芯片以有效数据率的一半运行它们的时钟。芯片1在采集边沿上采集奇数据,而芯片2在采集边沿上(与芯片1反相180度)采集偶数据。

如果采集器件为每一个数据接口提供独立的采集时钟,那么,与数据采集相关的时序问题就可以忽略不计。如果在锁存器件上只有一个时钟引脚供两个接口使用,那就有必要对锁存器件的时钟内部做反相处理。确实如此,除非锁存器件有能力在数据时钟的上升沿和下降沿采集数据。图2描述了进入的数据像素和给两器件的数字化输出数据之间的基本时序关系。

时钟相位调整

尽管内部时钟延迟应该一致,每一个芯片的相位仍将需要分别调节。两芯片之间的相差因HSYNC或RGB输入的版图布线差异所致,还包括常见的内部芯片差异。

由于每一个芯片以半速运行,相位调节的步长是全速时钟的两倍。这就导致半数的可用相位调节步长(16而不是32),因为相位调节范围现在将覆盖两全速像素而不是一个。

建议分别对两个器件进行相位调节,因为,针对每一个器件进行的优化相位设置可能不会相差正好是16个相位步长(原因很多)。为了加速相位选择算法,在对器件1执行的全过程之中,要对器件2采用有限的相位选择处理。如果器件1上的优化相位设置(OPS1)小于16,那么,很可能器件2的优化相位设置(OPS2)为OPS1+16 4(如果结果大于31则卷绕)。如果OPS1大于等于16,则OPS2=OPS1-16 4(如果结果小于0则卷绕)。因此,相位选择算法(对器件2)的第二步可以被限制在那些有望实现优化设置的步骤。

图2:针对双AD9881实现的基本数据时序。

器件之间差异调节

应用双ADC时对于两个ADC之间的差异是很敏感的,这些差异的原因是增益、偏差和线性度。

增益和偏移量

双ADC应用对两个芯片之间的增益和偏差误差高度敏感。任何奇偶像速之间的差异都显而易见。因此,有必要对每一个芯片进行精确的增益和偏差调节。幸运的是,AD9881具有自动箝位功能。当使用此功能时,箝位反馈自动消除所有通道与通道之间的偏差。

尽管通道与通道之间增益上的差异对图像的影响没有偏移的影响大,我们仍然建议要利用一次性出厂校准技术把任何通道与通道之间的增益失配降低到最小。

线性度和奇偶分别处理

双ADC应用也对两个器件之间的线性度差异很敏感。利用10位ADC极大地改善了双ADC应用的线性性能,因此,可能不需要奇偶分别处理。然而,如果应用的要求太严格,就要采用奇偶处理技术来进一步增强线性度。奇偶处理方法要求在每一个不同的数据帧进行偶和奇交换。例如,在第一帧,器件1处理奇帧而器件2处理偶像素;在第二帧,器件1处理偶像素而器件2处理奇像素。奇偶处理让眼睛基本上平均了线性度差异带来的影响,正如增益和偏移量带来的影响一样。

器件寻址

每一个AD9881需要一个不同的串行总线地址,利用图1所示的A0/VSOUT引脚可以实现。

数据模式选择

采用双端口器件如AD9884A和AD9888,实现乒乓机制时可能工作在三种不同的数据模式。然而,因为AD9881是一个单口设计(只有30输出位),单通道模式是双AD9881设计可以工作的唯一模式,如图2所示。

单通道模式需要60个数据输出和一个具有60根数据输入线的图形控制器。建议频率最高到110MHz时采用单芯片模式(器件1处理每一个像素而器件2处于低功耗模式),频率超过110MHz时采用乒乓模式。数据开关将最大工作速度限制为220MHz。

为了实现合适的DATAACK频率(像素时钟2),有必要对PLLDIV寄存器进行合适的编程。当工作在乒乓模式时,PLLDIV=像素频率(两倍行频)。这是PLLDIV正常值的一半。

参考设计

利用AD9881的乒乓参考设计现在还在设计之中,欲了解更多信息,请通过电子邮件联系厂家:flatpanel_apps@analog.com。






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