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SystemVerilog语言投票在即,迈上标准化快车道

上网日期: 2005年02月22日 ?? 作者: Richard Goering ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:IEEE SystemVerilog? 标准? 语言? Verilog?

IEEE SystemVerilog工作组日前透露,即将对SystemVerilog语言进行投票,使其稳步迈入2005年9月实现IEEE标准化的快车道。

SystemVerilog是对IEEE 136? Verilog语言的一个重大扩展,由Accellera标准组织开发了数年。IEEE 1800 SystemVerilog的成果起始于Accellera去年捐献的SystemVerilog 3.1a版本。后来Cadence贡献了数据类型和IP加密技术。

IEEE将对IEEE 136? Verilog进行单独投票,目前该语言正就一些含糊及小错误进行修订。但长期目标是将IEEE 136?和1800合并为一个单一的语言标准,IEEE SystemVerilog工作组主席Johny Srouji表示。

Srouji表示,对IEEE 1800和IEEE 136??2005版本投票的将于2月22日到3月24日之间进行。到8月12日之前,工作组将提交给IEEE的Revcom评审委员会。如果一切顺利,两项提案将于9月23日被批准为IEEE标准。







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