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台联电对45nm前沿技术展开研发攻势

上网日期: 2004年11月14日 ?? 作者: Mike Clendenin ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:45纳米? 微电子技术? 半导体工艺? 芯片?

受到舆论称其90纳米工艺稍晚于行业领袖的刺激,台联电公司(UMC)的研发部门再次忙碌起来,以证明他们希望走在技术前沿的决心。在这次反击中,台联电运采用了量子物理学,并从原子级重新构造了衬底晶体结构。它还展开了一场老式的公关战,旨在缓和Chipworks公司对台联电的攻击所造成的损害。这家加拿大的半导体工程服务公司最近指出,台联电没有采用低k值介电材料制造Xilinx公司的Spartan-3 FPGA。

这家分析公司还怀疑台联电的90nm芯片是否真得有那么小,因为其M1间距为240nm,门长度为70nm。国际半导体技术路线图显示它们应该分别为214nm和37nm。不过,英特尔和德州仪器等其它著名公司也没有达到这种尺寸。

Chipworks的声明引起一片哗然。UMC反驳说,Xilinx已经选择不使用低k值介电材料,因为该材料通常比氟硅酸盐玻璃更不稳定。这还迫使台联电发起主动攻势,试图将人们的注意力转移到它对先进工艺技术的研究上。

在今年6月夏威夷的VLSI研讨会上,台联电详细披露了它正在使用的衬底工程技术,该技术能将45nm P沟道晶体管的性能提升30%以上。在最近的IEEE刊物中,这家代工厂还探讨了提高绝缘硅(SOI)PMOS晶体管性能的方法,并宣称该方法可以使驱动电流增加30%。台联电正在研究一种改变衬底晶体方位的方法,以减少空穴通过门栅时与原子的撞击机率。该方法只应用于45nm门长的PMOS器件。台联电表示,该方法能使空穴迁移率增加70%,从而使驱动电流增大30%。

不过,台联电实验室项目的最明智之举可能是与部分耗尽型SOI有关的决策。该代工厂正在使用一种通常被认为不利的量子机械遂道效应来增加PMOS晶体管的驱动电流。

通常,对部分耗尽型SOI晶体管来说,它要采用额外的接触来控制沟道中由于电荷过度积累所产生的浮体效应(floating-body effect)。在台联电的PMOS电路布局中,这些接触是不需要的,因为台联电创建了一个重叠区。在此区域内,门栅能以电子的方式控制结构体,帮助获得比单纯采用接触更好的性能水平。

“我们并不是第一家观察到这种行为的公司,”台联电中央研发部总监SC Chien表示,“但我们第一个尝试使用这种理论来帮助理解如何在电路中利用此现象。”

台联电的战略是将更多的研发精力投入到微妙的变化中,以提高器件的可制造性,而不是追踪更具挑战性的技术,如三门器件。上述两种方法都与该战略保持一致。随着工艺复杂性呈指数式增长,有时简单的小改进反而更令人喜欢。

作者:陈得年







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