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EDA发展趋势预示着芯片设计转折点的到来

上网日期: 2004年08月01日 ?? 作者: 葛立伟 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:设计? 自动化? electronic-system-level? ESL?

2004年的第41届设计自动化大会(DAC)可能标志着芯片设计的转折点。众多EDA供应商展示了三个领域的新技术:电子系统级设计(ESL)、IC实现和功能验证。一些新兴公司和小型供应商纷纷发布了新产品。

虽然许多观察家认为ESL将是EDA的下一波潮流,但它尚欠缺一个条件:自动化综合。几家供应商承诺用他们的高级综合工具来填补这项缺口,其中包括采用SystemC、不定时C++和SystemVerilog声明作为输入的产品。

在RTL-to-GDSII IC实现领域,一批新兴公司将提供物理综合与布线的新技术。在验证方面,更多的“智能测试平台”正在兴起,同时形式验证技术找到了更广阔的应用。

Gartner Dataquest的首席EDA分析师Gray Smith看到了两种新趋势:一是“算法引擎”供应商的出现。通过将算法嵌入到硅片中,他们提供了卸载主微处理器负荷的方法;二是一些新兴公司的崛起,他们正在挑战Cadence、Synopsys和Magma公司IC实现工具套件中的“薄弱”工具。“看上去,IC实现工具套件的概念毕竟不是必胜武器,”他说。

在ESL综合方面,明导资讯发布了Catapult C,它可以根据不定时的C++代码创建RTL描述。明导宣称,该软件已经实现10多次出带,并能够产生比手工RTL代码小50%的芯片。

Celoxica公司发布了Agility C编译器,它可以将SystemC的设计综合到FPGA里。除了瞄准可重配置逻辑器件外,该工具还能为ASIC设计生成RTL代码。

新兴公司Bluespec采取了一种不同的方法。它推出的Bluespec编译器能根据输入的SystemVerilog声明产生可综合的RTL代码。

Forte设计系统公司最近发布了它的SystemC综合工具Cynthesizer。该工具旨在缩短一半的设计周期,并生成比手工RTL代码更好的结果。

致力于算法引擎的新兴公司CriticalBlue在DAC上正式发布了Cascade。该工具采用应用软件综合出一个硬件协处理器,以加速用户选择的软件任务。

在ESL验证领域,Cadence和Co-Ware公司联合发布了一个集成的验证流程,它涉及Co-ware的ConvergenSC设计工具和Cadence的Incisive验证平台。EDA用户一直在探寻采用SystemC事务级模型进行设计的方法。现在,SystemC模型可以变成一个“功能化的虚拟原型”,它无需重新编译,就可以作为一个异类仿真模型输入到Incisive中。

协同验证工具提供商Adveda展示了Univers Modeler,它可以生成围绕原始RTL仿真模型的SystemC或PLI封装器。该工具据称可以提供比RTL快100倍的速度。

Summit设计公司正在向它的Visual Elite建模和验证产品添加“本地”的SystemC支持。使用Visual Elite 4.0,用户既能获得“以硬件为中心”的设计结构视图,又能拥有该语言的C/C++视图。

Vast系统技术公司已经升级它的Comet协同验证环境,新增了“虚拟原型构造器”、“外设构建器”以及SystemC支持。Tenison EDA公司为其VTOC添加了IP出口功能,VTOC可以根据RTL代码生成C++或SystemC模型。

根据Dataquest的定义,IC实现市场包括提供RTL-to-GDSII解决方案的工具套件。迄今为止,Cadence、Synopsys和Magma公司事实上控制着所有市场,但情况可能即将改变。

新兴的Sierra设计自动化公司在DAC上推出了其物理综合和原型构建工具Pinnacle,并宣称它可以提供比现有物理综合解决方案快5到10倍的设计收敛时间。Pinnacle在整晚运行时可以处理1,000万门的展平设计,远远超过现有物理综合工具的容量。

新兴的Silicon 设计系统公司发布了K-Route工具,它可以提供并行的布线、时序分析、参数提取和信号完整性分析等功能。通过同时解决这些问题,K-Route可以避免设计反复,并取代可能具有非兼容数据库或时序引擎的4到5种工具。K-Route还能在一个初步布局的网表上完成最后的布局工作。

当Sierra在五月中旬发布Pinnacle时,Synopsys也推出了其IC实现平台Galaxy的升级版,并声称其中物理综合工具Physical Compiler的容量上升了一倍。Galaxy 2004版还声称它的RTL综合工具Design Compiler、设计规划工具Jupiter以及布局布线工具Astro的容量和运行时间都有了提高。

与此同时,Cadence暗示它正在开发新的物理综合能力。该公司还宣布了一种“超线程”能力,允许NanoRoute IC布线器运行在分布计算网络上。

Magma在DAC上推出了针对结构化ASIC和FPGA设计的产品。Magma还为它的Blast Fusion RTL-to-GDSII流程添加了Blast Power选项,从而使设计者不必脱离Magma的环境就可以检查功耗与时序、功耗与面积的折衷结果。

许多第三方供应商正在提供可以插入IC实现流程的产品。Ammocore技术公司升级了它的物理设计和实现系统Fabrix,以改善时序和功耗。Pulsic公司向它的Lyric布线工具添加了底层规划功能。Sequence设计公司的新版Columbus-NTX提供了针对电源轨和信号网络的寄生参数提取功能。

统计数据显示验证工作要消耗芯片设计周期70%的时间,因此今年的DAC上展示了验证技术的一些进步也就不足为怪了。Lighthouse设计自动化公司正在瞄准Dataquest分析师Smith所说的智能测试平台,即采用自动化方法来验证规划和实现。该公司的inFact工具被称为第一款智能自动化测试平台序列生成器,它可以编译描述设计行为的C++规范。

在形式验证方面,Jasper设计自动化公司提供的JasperGold 3.0包含一种“证明设计正确”的方法学,它允许设计者在设计模块时采取增量方式来验证RTL模块。

0-In设计自动化公司提供的Archer CDC-FX能自动将一个亚稳态效应发生器综合到RTL描述中。然后,该产品可以自动检查跨时钟域的亚稳态效应,从而替代目前的人工过程。

TransEDA透露,它的新版VN-Spec覆盖率工具允许设计者在写规范的早期就开始做覆盖率驱动的验证。该公司还为它的VN-Cover产品添加了“覆盖率分析”选项。

Verisity公司的SpecXtreme工具允许设计者在Axis Xtreme仿真硬件上实现测试平台功能。Tharas Systems公司的新版Hammer加速器据称每小时可以编译2,000万到5,000万的RTL等效门。

如果想寻求仿真和加速系统的低成本替代品,设计者可以看看一些新的基于FPGA的原型构建板,如ProDesign公司的ChipIt Platinum Plus和Gidel公司的ProcStar II等。

作者:葛立伟







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