电子工程专辑
UBM China

90纳米设计的信号干扰问题非常严重

上网日期: 2004年06月30日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友

关键字:Signal integrity? microprocessor design? ASIC?

当安捷伦科技公司ASIC产品部第一次从130纳米转向90纳米芯片设计时,他们对遭遇的困难大吃一惊。“信号完整性问题的糟糕程度的确又上了一个台阶。”该公司微处理器设计经理Jay McDougal表示。

McDougal的经历是其他用户的翻版,而且与EDA供应商正在讨论的情况一致。诸如串扰引发的延迟、串扰引发的毛刺和由电压下降导致的电源噪声等问题在90纳米节点都加剧了,从而使设计收敛变得更困难。

一些观察家表示,尽管针对这些问题的现有和新EDA工具很多,但真正的解决方案还在于方法学和教育。设计师需要为信号完整性收敛预留更多的时间,采用信号完整性避免技术,并深入到事实背后进行分析,以更好地理解问题。

McDougal的90纳米设计采用相当传统的流程:Synopsys的逻辑综合与Cadence的物理设计;串扰分析则同时采用了Synopsys的PrimeTime-SI和Cadence的CeltIC。主要困难包括串扰引发的延迟和信号转换问题,他说。

“我们从信号完整性方面观察到10%、甚至20%的时序延迟,”他表示,“至于转换时间,一些路径的延迟达到100%。因此,我们必须根据信号完整性来布线。”

东芝公司在90纳米节点已经有过10多次出带经验。“我们遇到的最大问题是信号完整性导致的设计变化。”该公司系统级芯片(SoC)设计技术经理Takashi Yoshimori表示,“我们需要更精确地分析信号完整性以及由它导致的延迟变化。”目前,东芝采用CeltIC进行串扰分析,采用Cadence的 VoltageStorm SoC执行IR压降分析。

IBM公司高级工程经理Raminderpal Singh表示赞同:“在90纳米节点,信号完整性已经变成一个意义重大且出人意料的问题。”他的部分工作是帮助客户在IBM代工厂实现他们的90纳米设计。

“随着芯片的密度、频率不断增加,电压不断下降,设计师将遭遇更多的麻烦。”他说,“一系列整体效应变得非常真实。”

不过,Singh发现的首要问题不是串扰,而是电源分布噪音。“我不是说没有串扰发生;我只是认为它不像电源分布问题一样占据主导性。”他说,“这可能是因为人们可以远离串扰进行设计,而我听到的是他们不能解决的问题。”

电源反弹及压降效应是其中之一。“电源反弹是电源分布与噪音的函数,如果你对它置之不理,你将看到延迟和时序效应。”他说,“它很可能导致功能失败或故障。”互连提取能发现问题,但在90纳米节点很难执行这种操作。

“对于电源分布和电源噪声,市场可能需要更动态的分析,”Singh补充道,“当时钟开始产生噪声时,它变得更动态,而不像以前那样维持静态。”

纳米级IC的信号完整性问题是2004年电子设计过程大会(EDP-2004)关注的焦点。IBM公司研究员兼大会主席Juan-Antonio Carballo表示:“焦点似乎已转移到串扰,特别是Vdd/地问题上。而且,低电压放大了这些效应。”

EDA供应商的与会代表已经切实感受到客户的痛苦。“一些与工艺有关的问题使信号完整性在90纳米阶段变得更糟,”Cadence公司时序与信号完整性部门的行销总监Jim McCanny表示。在130纳米节点,75%的电容可能来自于相邻走线,而非地。在90纳米,这个数字上升到80%。这听上去变化不大,但还有更多其它问题。

“当从130纳米转向90纳米设计时,阻抗将上升30%到40%。”McCanny表示,“总的噪声问题确实与阻抗和容抗有关。随着阻抗上升,驱动器有效驱动线路的能力将下降,因此RC会发生变化。”

另一个问题是向低电压转移的趋势导致了多电压设计、动态电压调整和不同的“电压岛”。“所有这些因素都将影响噪声和延迟。例如,设计师正在采用低Vt和高Vt单元的组合来对抗漏电流:当性能是优先考虑因素时,切换到低Vt单元;而为了降低漏电流就切换到高Vt单元。”

“人们为了控制漏电流而做出的决策使设计变得更容易受串扰和IR压降的影响,”Cadence时序与信号完整性部门研发总监Vinod Kariat表示,“如果一个高Vt单元正在驱动一个低Vt单元,那么高Vt单元将更难防范串扰,而低Vt单元更有可能传播干扰。”

与Singh不同,McCanny认为在90纳米阶段串扰是头号的信号完整性问题,紧随其后是低电压设计的复杂性。重要的是在布线期间如何避免串扰,而不仅是分析和修复,他说。

Synopsys的客户遇到了串扰引发的延迟以及功能问题,如毛刺和压降等,Synopsys公司实现部高级行销总监Rajiv Maheshwary表示。“你将有更高和更薄的走线,而且它们靠得越来越近,因此耦合电容随之增加。”他说。

此外,Maheshwary说,在90纳米阶段人们正在设计更高效的电源管理方案,而伴随着电流密度的增加,这将导致片上和封装电感急剧增大。“我们需要动态,而非静态地审视压降,”他强调。

Maheshwary指出,在90纳米节点,重要的是在整个实现流程中避免串扰。设计师需要考虑布局期间的噪声,并更关注布线期间的时钟。

Cadence的CeltIC和Synopsys的PrimeTime-SI都是串扰分析工具。这两种工具在90纳米市场竞争激烈。

Magma也将串扰视为主要的信号完整性问题,并推出了Blast Noise工具来对付这个问题,该公司产品行销总监Emre Tuncer表示。除了分析外,Blast Noise还提供优化、排列和缓冲功能。他宣称,该工具有可能取代CeltIC或PrimeTime-SI,但同时承认许多客户仍将运行后两者之一,以进行完整的检查。

Sequence设计公司提供Physical Studio,该工具不仅能分析串扰,还能分析时序、电迁移和电源。它具有动态压降分析功能。“压降影响延迟,而延迟又反过来改变时序,”Sequence研发总监Vinay Srinivas表示,“我们感觉,所有这些都必须在单一的电气分析引擎内完成。”

“如果一个给定的设计实例由于压降而有较低的电压源,那么它可能很难响应一个毛刺,而在正常的供电电压下,它本是可以响应的。”Srinivas强调道,“使用高Vt单元会对信号完整性和噪声产生深远影响。”

较小的新兴EDA供应商正在推出能够分析电源效应的产品。例如,Nassda公司为其HSIMplus平台发布了一个“电源网络可靠性”模块。它可提供动态压降分析功能。Apache设计解决方案公司的Tomahawk-SDL是另一种动态压降分析工具,它能观察时钟偏移和时序的影响。

但工具本身不是答案,一些业内人士表示。“最大的挑战是具备如何实现这些工具的代工知识,”IBM的Singh说,“我们注意到,当设计师根据工艺选择正确的工具,采用正确的方法并谨慎处理接地规则时就容易成功。”

Cadence的Kariat表示,在90纳米阶段,设计师只需把信号完整性问题调到更高的优先级。“当面临出带的压力时,他们分配与在130纳米阶段相同的时间,然后他们就会对所发生的问题大吃一惊,因为他们没有计划足够的时间。”他说。

作者:葛立伟







我来评论 - 90纳米设计的信号干扰问题非常严重
评论:
*? 您还能输入[0]字
分享到: 新浪微博 qq空间
验证码:
????????????????
?

关注电子工程专辑微信
扫描以下二维码或添加微信号“eet-china”

访问电子工程专辑手机网站
随时把握电子产业动态,请扫描以下二维码

?

5G网络在提供1Gbps至10Gbps吞吐量方面具有很好的前途, 并且功耗要求比今天的网络和手机都要低,同时还能为关键应用提供严格的延时性能。本期封面故事将会与您分享5G的关键技术发展,以及在4G网络上有怎样的进步。

网友推荐相关文章
?
?
有问题请反馈
推荐到论坛,赢取4积分X