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IC buffering问题引发激烈争论,设计方法亟待改进

上网日期: 2004年04月27日 ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:缓冲器? IC buffering? 物理设计?

日前,在2004年国际物理设计研讨会(ISPD)“IC buffering专门小组讨论会上,“悲观派”预计将会出现缓冲技术危机,而“乐观”派相信这种危机是可以避免的。尽管乐观派占了上风,但与会代表都表示,需要尽快引入新的芯片设计方法。

英特尔实验室CAD工程师Prashant Saxena属悲观派,他引用2003 ISPD的论文, 称“缓冲器数量激增,这将打破当今的IC设计常规。所有现实的设计规划都遇到了这个问题。”

Saxena指出,没有轻松的解决方案。设计师可以缩小模块大小,但这只是把问题推向了芯片组装层次。设计师也可以采用粗缆布线,但会引起路由拥塞。

IBM高级工程师Pete Osler属乐观派,他表示:“我们确实遇到了棘手的问题。但设计师不必为未来而担心”Osler称,缓冲器“逻辑功能混乱”,导致现场优化和工程变更出现问题。此外,耗电量也很大。

Osler表示,他宁愿将缓冲技术问题尽可能推到过程后端去,这样工程师就不用在前端处理它。他提倡一种“虚拟缓冲器延迟计算器(virtual buffer delay calculator)”。IBM正在考虑推出使用高架缓冲器(flyover buffer)的电压设置技术(voltage island),并且希望EDA研究对此予以支持。

Cadence Design Systems公司Lou Scheffer认为“将有70%的芯片单元被缓冲器占用”的观点不值一提。他说:“缓冲区分配的确是个实际问题,但也有解决办法。”

Scheffer进一步说明,设计师可以优化缓冲器的使用,将长距离通信的需求降到最低,并且采用一种长距离通信不会占用太多资源的方案。改变体系架构可能有帮助,比如,使用更多并联的独立单元。

虽然论辩双方各执一词,但几乎一致表态,需要尽快更改芯片架构,还必须相应地加快EDA工具的开发。







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