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RTL级而非门级的设计提交技术目前已经成熟

上网日期: 2003年09月13日 ?? 作者: Alain Labat ?? 我来评论 字号:放大 | 缩小 分享到:sina weibo tencent weibo tencent weibo


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关键字:USA? 美国? Tera Systems? RTL?

寄存器传输级(RTL)设计提交正在引发IC设计方法的一次重大转变。不断缩小的工艺节点、不断增加的SoC设计复杂度、再加上紧缩的研发预算,所有这一切均使得传统的“门级设计提交(signoff)”变得无法令人接受,特别是注意到由于综合/布局布线的设计的反复而造成的时间和金钱上的浪费。SoC设计工程师需要更高的工作效率、降低设计成本、并加快设计周转时间,而所有这些目标他们均可通过将更多的设计在RTL级完成来实现。图1: 传统的IC设计流程

随着工艺技术的发展,芯片制造能力(摩尔定律)和设计能力之间的缝隙(即所谓的设计缝隙)正变得越来越大。遵守摩尔定律意味着每隔几年就需要对设计技术进行一次大的革新。设计技术发展的一个主旋律是设计抽象级别正变得越来越高。另外,每次大的设计技术革新都会带来EDA设计工具的又一轮周期性变革,并导致EDA供应市场的一次新的洗牌。这大约每隔5到8年发生一次。

如同从原理图输入发展到基于硬件描述语言(HDL)的设计输入,标志着IC设计从晶体管级向门级转移一样,门级设计工具现在也已走到了生命的尽头。不断缩小的工艺设计节点已经导致互连延迟成了影响芯片时序的主导因素。逻辑/综合工具赖以优化设计时序的统计性连线延时估计几年前就已不能再用了。甚至传统的基于平面规划的连线延时估计对于采用130纳米及以下工艺的芯片设计来说也是不够精确的。

利用综合/布局布线迭代方法来收敛芯片时序及其他规范十分耗时而且成本昂贵,因此问题往往发现得太晚,以及芯片的设计时间表增加了太多的不可预见性。此外,综合不能很好地解决信号完整性和可靠性等其他问题。因此设计人员需要更全面的早期分析及预测工具来掌控IC设计的物理层效果。

虽然最近设计工具和方法有了很大改进,例如物理综合和集成的RTL到版图工具和设计流程,但这并不能解决复杂芯片设计中时间和资金的浪费问题。这些工具都很昂贵,而且还是不能提供早期的设计可行性分析。此外,这些工具的运行时间很长,而且需要前端设计人员具备一定的后端(物理层设计)知识。

工艺技术的不断改进要求将SoC的设计提升到更高一个层面,即RTL。设计者不仅必须在综合之前识别出随后的时序、信号完整性和可靠性等问题,而且要能够找出设计中对芯片性能有较大影响的地方。设计成功的关键是设计收敛,而不仅仅是达到时序要求。这些性能规范包括时序、功耗、可靠性和芯片成本,它们都是相辅相成的,因此需要一个能够同时处理和优化所有这些设计规范的RTL设计环境。

成功的RTL设计可预知性和修正需要精确的RTL硅片虚拟原型工具才能产生高价值的RTL设计提交。这些工具可以在进行昂贵的综合和布局布线操作以前预知布局后物理行为,在RTL级识别并解决问题,并指导后续的综合和布局布线工具。在RTL级进行设计修正比在门级或更底层设计时修正有更好的性能收敛性。另外,在RTL级解决问题所需成本要比在设计周期的晚期低很多(见图1)。

RTL级设计也更接近系统级设计规范,这可以帮助系统设计师从系统层来表达设计意图。RTL级设计的其他好处还包括:设计复杂性比门级设计低;RTL设计和分析工具比门级工具运行得要快很多。因为RTL设计会影响到后端操作,所以这一级的硅片虚拟原型工具对可制造性设计(DFM)和性能决策都有重大影响。图2: 新的IC设计流程

一些领先的ASIC公司,包括IBM、LSI Logic和NEC,都已开始使用Tera 系统公司的RTL硅片虚拟原型工具作为他们基于单元的设计平台的前端工具。NEC(用于ISSP设计)和LSI Logic公司(用于RapidChip设计)也已选用Tera系统的工具作为其结构化ASIC设计的前端。RTL工具的互操作性允许这些公司使用他们自己的后端设计工具以及Cadence、Synopsys和Magma等公司的后端工具。这些公司的成功为RTL设计提交成为成功设计的必要组成部分铺平了道路,无论ASIC还是COT设计都可从中受益。它虽然只是后续提交的补充,但对于快速识别和解决潜在的问题有很大的优势。

在2003年设计自动化会议的一个小组座谈会讨论中,当提及前端/后端设计提交的不足时,Broadcom公司高级工程经理Roger Carpenter指出,当涉及到复杂芯片的设计时,前端和后端的提法已经不合时宜。他觉得应该用"规范"和"实现"来取代前端和后端的提法。RTL硅片虚拟原型工具将成为SoC设计新的规范前端,而将逻辑综合和物理实现工具合并作为新的后端实现(见图2)。RTL设计提交将成为这种新一代前后端工具交替的标志。在前端设计规范阶段,RTL的结构性研究和设计分析将指导设计者获得一个满足芯片要求的可行设计结构。新的、合并后的逻辑综合和物理实现后端要比综合/布局布线的多次反复有效得多,每个工具只做它自己的优化操作。

其结果是,这一设计流程要比现有的以门级为中心的设计方法节省时间和资金。已经过验证的RTL虚拟原型工具将加速这种新流程的设计生产率,从而可缩小芯片设计缝隙,并且能跟上持续的工艺和硅IP的发展。

作者:Alain Labat


总裁兼CEO


Tera系统公司






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